Description générale
La SDRAM de 256 Mb est une mémoire CMOS dynamique à accès aléatoire haute vitesse contenant 268,435Il est configuré en interne comme une DRAM quad-bank avec une interface synchrone (tous les signaux sont enregistrés sur le bord positif du signal d'horloge, CLK).108, les banques de 864 bits sont organisées en 8192 lignes par 2048 colonnes par 4 bits.108Les banques de 864 bits sont organisées en 8192 lignes par 1024 colonnes par 8 bits.108Les banques de 864 bits sont organisées en 8192 lignes par 512 colonnes par 16 bits.
Caractéristiques
• Conforme à la norme PC100 et PC133
• entièrement synchrone; tous les signaux enregistrés sur le bord positif de l'horloge du système
• Opération interne par pipeline; l'adresse de la colonne peut être modifiée à chaque cycle d'horloge
• Banques intérieures pour accès/précharge en rangées cachées
• Longueur des éclaboussures programmable: 1, 2, 4, 8 ou page entière
• Préchargement automatique, incluant les modes de préchargement automatique simultané et de rafraîchissement automatique
• Mode de mise à jour automatique
• 64 ms, 8,192 cycles de mise à jour
• Les entrées et sorties compatibles avec LVTTL
• alimentation simple +3,3 V ±0,3 V