Définition générale

Le W9725G6JB est une RAM SDR2 DDR2 de 256 M bits, organisée en 4,194,304 mots x 4 banques x 16 bits. Cet appareil atteint des taux de transfert à haute vitesse allant jusqu'à 1066Mb/sec/pin (DDR2-1066) pour diverses applications.,Les pièces de qualité -18 sont conformes à la spécification DDR2-1066 (7-7-7).Les pièces de qualité -25/25I/25A/25K sont conformes aux spécifications DDR2-800 (5-5-5) ou DDR2-800 (6-6-6) (les pièces de qualité industrielle 25I qui sont garanties pour supporter -40 °C ≤ TCASE ≤ 95 °C)Les pièces de grade -3 sont conformes à la spécification DDR2-667 (5-5-5).

Caractéristiques

• alimentation électrique: VDD, VDDQ = 1,8 V ± 0,1 V
• Architecture à double débit de données: deux transferts de données par cycle d'horloge
• CAS latence: 3, 4, 5, 6 et 7
• Longueur de l'explosion: 4 et 8
• Les strobes bidirectionnelles et différentielles (DQS et DQS) sont transmises/reçues avec les données
• Bordée alignée avec les données de lecture et centre alignée avec les données d'écriture
• DLL aligne les transitions DQ et DQS avec l'horloge
• Entrées d'horloge différentielle (CLK et CLK)
• Masques de données (DM) pour l'écriture de données
• Les commandes entrées sur chaque bord CLK positif, les données et le masque de données sont référencées sur les deux bords du DQS
• La latence additive programmable CAS publiée est prise en charge pour rendre l'efficacité du bus de commande et de données
• Lecture de la latence = latence additive plus latence CAS (RL = AL + CL)
• Réglage de l'impédance hors puce-conducteur (OCD) et de la terminaison à l'arrêt (ODT) pour une meilleure qualité du signal
• Opération de précharge automatique pour les rafales de lecture et d'écriture
• Mode de mise à jour automatique et de mise à jour automatique
• Désactivation préchargée et active
• Écrire un masque de données
• Écrire la latence = Lire la latence - 1 (WL = RL - 1)
• Interface: SSTL_18
• Emballé en boule WBGA 84 (8X12,5 mm2), avec des matériaux sans plomb et conformes à la norme RoHS