IS42S16320B-7TL SDRAM Densité 64Mb Vitesse 166MHz Opération 3.3V Organisation 16Mx16 Interface LVTTL Température Industrielle (-40°C~85°C) Boîtier TSOP-II Compact Haute Fiabilité
CARACTÉRISTIQUES
• Fréquence d'horloge : 166, 143, 133 MHz
• Entièrement synchrone ; tous les signaux sont référencés à un front d'horloge positif
• Banque interne pour masquer l'accès/la précharge des lignes
• Alimentation
Vdd Vddq
IS42/45S16320B 3.3V 3.3V
IS42S86400B 3.3V 3.3V
• Interface LVTTL
• Longueur de rafale programmable – (1, 2, 4, 8, pleine page)
• Séquence de rafale programmable : Séquentielle/Entrelacée
• Actualisation automatique (CBR)
• Auto-actualisation
• 8K cycles d'actualisation toutes les 16 ms (grade A2) ou 64 ms (Commercial, Industriel, grade A1)
• Adresse de colonne aléatoire à chaque cycle d'horloge
• Latence CAS programmable (2, 3 horloges)
• Capacité d'opérations de lecture/écriture en rafale et de lecture en rafale/écriture unique
• Terminaison de rafale par commande d'arrêt de rafale et de précharge
• Disponible en TSOP-II à 54 broches et W-BGA à 54 billes (x16 uniquement)
• Plage de température de fonctionnement :
Commercial : 0oC à +70oC
Industriel : -40oC à +85oC
Automobile, A1 : -40oC à +85oC
Automobile, A2 : -40oC à +105oC
APERÇU
La SDRAM synchrone 512Mb d'ISSI réalise un transfert de données à grande vitesse en utilisant une architecture en pipeline. Tous les signaux d'entrée et de sortie se réfèrent au front montant de l'entrée d'horloge. La SDRAM 512Mb est organisée comme suit.
APERÇU DU DISPOSITIF
La SDRAM 512Mb est une mémoire vive dynamique CMOS à grande vitesse conçue pour fonctionner dans des systèmes mémoire Vdd de 3,3 V et Vddq de 3,3 V contenant 536 870 912 bits. Interne ment configurée comme une DRAM à quatre banques avec une interface synchrone. Chaque banque de 134 217 728 bits est organisée en 8 192 lignes par 1 024 colonnes par 16 bits. Chacune des banques de 134 217 728 bits de x8 est organisée en 8 192 lignes par 2 048 colonnes par 8 bits.
La SDRAM 512Mb comprend un MODE D'ACTUALISATION AUTOMATIQUE et un mode d'économie d'énergie, de mise hors tension. Tous les signaux sont enregistrés sur le front positif du signal d'horloge, CLK. Toutes les entrées et sorties sont compatibles LVTTL.
La SDRAM 512Mb a la capacité de diffuser des données de manière synchrone à un débit de données élevé avec une génération automatique d'adresses de colonnes, la capacité de s'entrelacer entre les banques internes pour masquer le temps de précharge et la capacité de modifier aléatoirement les adresses de colonnes à chaque cycle d'horloge pendant l'accès en rafale.
Une précharge de ligne à synchronisation automatique initiée à la fin de la séquence de rafale est disponible avec la fonction AUTO PRECHARGE activée. La précharge d'une banque tout en accédant à l'une des trois autres banques masquera les cycles de précharge et fournira un fonctionnement transparent, à grande vitesse et à accès aléatoire.
Les accès en lecture et en écriture SDRAM sont orientés rafale, commençant à un emplacement sélectionné et se poursuivant pendant un nombre programmé d'emplacements dans une séquence programmée. L'enregistrement d'une commande ACTIVE commence les accès, suivi d'une commande READ ou WRITE. La commande ACTIVE en conjonction avec les bits d'adresse enregistrés est utilisée pour sélectionner la banque et la ligne à laquelle accéder (BA0, BA1 sélectionnent la banque ; A0-A12 sélectionnent la ligne). Les commandes READ ou WRITE en conjonction avec les bits d'adresse enregistrés sont utilisées pour sélectionner l'emplacement de la colonne de départ pour l'accès en rafale.
Les longueurs de rafale READ ou WRITE programmables sont constituées de 1, 2, 4 et 8 emplacements ou d'une page complète, avec une option de terminaison de rafale.
DESCRIPTION
Les SDRAM 512Mb sont des DRAM à quatre banques qui fonctionnent à 3,3 V et comprennent une interface synchrone (tous les signaux sont enregistrés sur le front positif du signal d'horloge, CLK). Chacune des banques de 134 217 728 bits est organisée en 8 192 lignes par 1 024 colonnes par 16 bits ou 8 192 lignes par 2 048 colonnes par 8 bits.
Les accès en lecture et en écriture à la SDRAM sont orientés rafale ; les accès commencent à un emplacement sélectionné et se poursuivent pendant un nombre programmé d'emplacements dans une séquence programmée. Les accès commencent par l'enregistrement d'une commande ACTIVE qui est ensuite suivie d'une commande READ ou WRITE. Les bits d'adresse enregistrés coïncidant avec la commande ACTIVE sont utilisés pour sélectionner la banque et la ligne à laquelle accéder (BA0 et BA1 sélectionnent la banque, A0 A12 sélectionnent la ligne). Les bits d'adresse A0-A9 (x16) ; A0-A9, A11 (x8) enregistrés coïncidant avec la commande READ ou WRITE sont utilisés pour sélectionner l'emplacement de la colonne de départ pour l'accès en rafale.
Avant le fonctionnement normal, la SDRAM doit être initialisée. Les sections suivantes fournissent des informations détaillées couvrant l'initialisation du dispositif, la définition des registres, les descriptions des commandes et le fonctionnement du dispositif.
INFORMATION
Catégorie
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Mfr
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Série
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-
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Emballage
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Plateau
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Statut de la pièce
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Obsolète
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DigiKey Programmable
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Non vérifié
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Type de mémoire
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Volatile
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Format de mémoire
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Technologie
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SDRAM
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Taille de la mémoire
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Organisation de la mémoire
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32M x 16
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Interface mémoire
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Parallèle
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Fréquence d'horloge
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143 MHz
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Temps de cycle d'écriture - Mot, Page
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-
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Temps d'accès
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5,4 ns
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Tension - Alimentation
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3V ~ 3.6V
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Température de fonctionnement
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0°C ~ 70°C (TA)
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Type de montage
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Montage en surface
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Boîtier / Boîtier
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Boîtier du dispositif fournisseur
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54-TSOP II
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Numéro de produit de base
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Dessin
Notre avantage :
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Liste de produits
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