Définition

Le noyau du processeur hôte e200z4 du microcontrôleur est basé sur la technologie Power Architecture® et conçu spécifiquement pour les applications embarquées.ce noyau prend en charge les instructions pour le traitement du signal numérique (DSP).
Le MPC5644A dispose de deux niveaux de hiérarchie de mémoire composés de 8 Ko de cache d'instructions, soutenu par 192 Ko de SRAM sur puce et 4 Ko de mémoire flash interne.Le MPC5644A comprend une interface de bus externe, ainsi qu'un bus d'étalonnage qui n'est accessible qu'avec le système d'étalonnage vertical Freescale.
Le présent document décrit les caractéristiques du MPC5644A et met en évidence les caractéristiques électriques et physiques importantes du dispositif.

MPC5644A Microcontrôleur

Fiche de données
• Le noyau de l'architecture de puissance de 150 MHz e200z4

L'architecture superscalaire avec 2 unités d'exécution
¢ Jusqu'à 2 instructions entières ou en virgule flottante par cycle
¢ jusqu'à 4 opérations de multiplication et d'accumulation par cycle
• Organisation de la mémoire
- 4 Mo de mémoire flash sur puce avec ECC et lecture en écriture (RWW)
¢ SRAM sur puce de 192 Ko avec fonction de veille (32 Ko) et ECC
- 8 KB de cache d'instructions (avec verrouillage de ligne), configurable en 2 ou 4 voies
- 14 + 3 KB de code et de mémoire vive eTPU


L'interface de bus externe (EBI) avec port maître et port esclave
• Défaillance de la protection sécuritaire
Unité de protection de la mémoire à 16 entrées (MPU)
Unité CRC avec 3 sous-modules
Sensor de température de jonction
• Les interruptions
¢ Contrôleur d'interruption configurable (avec NMI)
DMA à 64 canaux
• chaînes de télévision en série
¢ 3 x ESCI
3 x DSPI (2 d'entre elles prennent en charge le micro deuxième canal en aval [MSC])
3 x FlexCAN avec 64 messages chacun
1 x module FlexRay (V2.1) jusqu'à 10 Mbit/s avec double ou simple canal et 128 objets de message et ECC
• 1 x eMIOS: 24 chaînes unifiées
• 1 x eTPU2 (eTPU de deuxième génération)
32 chaînes standard
1 x module de réaction (6 canaux avec trois sorties par canal)
• 2 convertisseurs analogiques à numériques en file d'attente améliorés (eQADC)
- Quarante canaux d'entrée de 12 bits (multiplexés sur 2 ADC); élargis à 56 canaux avec des multiplexateurs externes
6 files d'attente
¢ le soutien au déclenchement et à la DMA
Temps de conversion minimum de 688 ns
• Chargeur bootstrap CAN/SCI/FlexRay intégré avec module d'assistance au démarrage (BAM)
• Le Nexus
Classe 3+ pour le noyau e200z4

• JTAG (5 broches)
• Sémaphore de déclenchement du développement (DTS)
¢ Registre des sémaphores (32 bits) et registre d'identification
Utilisé dans le cadre d'un protocole d'acquisition de données déclenché
L'EVTO pin est utilisé pour communiquer avec l'outil externe
• Génération d'horloges
L'oscillateur principal de 4 à 40 MHz sur puce

• Jusqu'à 120 lignes d'E/S à usage général
¢ programmable individuellement comme entrée, sortie ou fonction spéciale
¢ seuil programmable (hystérésis)
• Mode de réduction de puissance: ralenti, arrêt et mode veille
• Système d'approvisionnement flexible
- 5 V d'alimentation unique avec ballast extérieur
¢ Appareils électriques externes multiples: 5 V, 3,3 V et 1,2 V
• Les colis
¢ 176 LQFP
¥ 208 MAPBGA
¥ 324 TEPBGA
CSP à 496 broches (outil d'étalonnage uniquement)