Série du noyau I5 de la puce de processeur d'unité centrale de traitement I5-6300HQ SR2FP (6MB cachette, jusqu'à 3.2GHz) - unité centrale de traitement de carnet
Le noyau i5-6300HQ est un processeur de quadruple-noyau basé sur l'architecture de Skylake, qui a été lancée en septembre 2015. En plus de quatre noyaux d'unité centrale de traitement (aucun appui de Hyper-filetage) a synchronisé à 2,3 - 3,2 gigahertz (4 noyaux : maximum 2,8 gigahertz, 2 noyaux : le maximum 3,0 gigahertz), la puce intègre également HD Graphics 530 GPU et un contrôleur à canal double de la mémoire DDR4-2133/DDR3L-1600. L'unité centrale de traitement est fabriquée utilisant un processus de 14 nanomètre avec des transistors de FinFET.
Nombre i5-6300HQ de processeur
| Nombre de processeur | i5-6300HQ |
| Famille | Mobile du noyau i5 |
| Technologie (micron) | 0,014 |
| Vitesse du processeur (gigahertz) | 2,3 |
| Taille de la cachette L2 (KBs) | 1024 |
| Taille de la cachette L3 (mb) | 6 |
| Le nombre de noyaux | 4 |
| EM64T | Soutenu |
| Technologie de HyperThreading | Non soutenu |
| Technologie de virtualisation | Soutenu |
| Technologie augmentée de SpeedStep | Soutenu |
| Caractéristique mordue pardébronchement | Soutenu |
Informations générales :
| Type | Unité centrale de traitement/microprocesseur |
| Segment de marché | Mobile |
| Famille | |
| Numéro de type | |
| Fréquence | 2300 mégahertz |
| Fréquence maximum de turbo | 3200 mégahertz (1 noyau) 3000 mégahertz (2 noyaux) 2800 mégahertz (3 ou 4 noyaux) |
| Vitesse d'autobus | 8 GT/s DMI |
| Multiplicateur d'horloge | 23 |
| Paquet | 1440-ball micro-FCBGA |
| Prise | BGA1440 |
| Taille | 1,65 » x 1,1"/4.2cm x 2.8cm |
| Date d'introduction | 1er septembre 2015 (annonce) 1er septembre 2015 (disponibilité en Asie) 27 septembre 2015 (disponibilité ailleurs) |
Architecture Microarchiteture :
| Microarchitecture | Skylake |
| Noyau de processeur | Skylake-H |
| Steppings de noyau | N0 (SR2SK) R0 (SR2FP) |
| Processus de fabrication | 0,014 microns |
| Largeur de données | bit 64 |
| Le nombre de noyaux d'unité centrale de traitement | 4 |
| Le nombre de fils | 4 |
| Unité de virgule flottante | Intégré |
| Taille de niveau 1 cachette | 4 x 32 la manière du KB 8 a placé les cachettes associatives d'instruction 4 x 32 la manière du KB 8 a placé les cachettes associatives de données |
| Taille de niveau 2 cachettes | 4 x 256 la manière du KB 4 a placé les cachettes associatives |
| Taille de niveau 3 cachettes | 6 la manière du mb 12 a placé la cachette partagée associative |
| Mémoire physique | 64 GIGAOCTETS |
| Multitraitement | Non soutenu |
| Prolongements et technologies |
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| Caractéristiques de puissance faible | Technologie augmentée de SpeedStep |
Périphériques/composants intégrés :
| Contrôleur d'affichage | 3 affichages |
| Graphiques intégrés | Type de GPU : HD 530 Rangée de graphiques : GT2 Microarchitecture : GEN 9 Modules exécution : 24 Fréquence basse (mégahertz) : 350 Fréquence maximum (mégahertz) : 950 |
| Contrôleur de mémoire | Le nombre de contrôleurs : 1 Canaux de mémoire : 2 Mémoire soutenue : DDR3L-1600, LPDDR3-1866, DDR4-2133 Largeur de bande maximum de mémoire (GB/s) : 34,1 |
| D'autres périphériques |
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Paramètres électriques/thermiques :
| Température de fonctionnement maximum | 100°C |
| Thermal Design Power | 15 watts |
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